대한전자공학회논문지TC (Journal of the Institute of Electronics Engineers of Korea TC)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

사이클릭 벤얀 망의 셀 순서 무결성 보장을 위한 셀 재배열 버퍼

The Cell Resequencing Buffer for the Cell Sequence Integrity Guarantee for the Cyclic Banyan Network

  • 박재현 (중앙대학교 공과대학 컴퓨터공학과)
  • 발행 : 2004.09.01
PDF 다운로드
⟨ 이전 논문 다음 논문 ⟩

초록

본 논문에서는, 고성능 결함 감내 셀 스위치인, 사이클릭 벤얀 망의 셀 순서의 무결성 문제를 해결하기 위한 셀 재배열 버퍼를 제시한다. 사이클릭 벤얀 스위치는, 편향 자기 경로제어를 사용하여, 입력 정합과 출력 정합 사이에 다중 경로들을 제공함으로써, 높은 신뢰성을 제공하고, 스위치의 내부 링크들의 혼잡 문제를 해결한다. 그런데, 이러한 다중 경로들은 길이가 서로 다를 수 있다 따라서 셀들이 입력 정합에 도착한 순서와 다르게 출력 정합에 도달할 수 있다. 제안된 셀 재배열 버퍼는 이러한 셀 순서의 무결성 문제를 해결하는 일종의 하드웨어 슬라이딩 윈도우 메커니즘이다. 본 장치 구성의 주요 비용은 슬라이딩 윈도우를 구성하는 하드웨어 비용이다. 따라서 필요한 슬라이딩 윈도우의 크기를 계산하기 위해서, 비균일 주소 분포를 가진 트래픽 부하 하에서 스위치를 시뮬레이션하여, 셀들이 스위치를 통과할 때 발생하는 지연 분포를 분석을 하였다. 이 분석을 통하여, 적은 양의 범용 메모리와 제어 논리를 사용하여, 셀 순서의 무결성 문제를 해결하는 셀 재배열 버퍼를 만들 수 있다는 사실을 밝혔다. 본 논문에서 제시한 셀 재배열 버퍼는 다른 다중 경로 스위칭 망들을 위해서도 사용될 수 있다.

In this paper, we present the cell resequencing buffer to solve the cell sequence integrity problem of the Cyclic banyan network that is a high-performance fault-tolerant cell switch. By offering multiple paths between input ports and output ports, using the deflection self-routing, the Cyclic banyan switch offer high reliability, and it also solves congestion problem for the internal links of the switch. By the way, these multiple paths can be different lengths for each other. Therefore, the cells departing from an identical source port and arriving at an identical destination port can reach to the output port as the order that is different from the order arriving at input port. The proposed cell resequencing buffer is a hardware sliding window mechanism. to solve such cell sequence integrity problem. To calculate the size of sliding window that cause the prime cost of the presented device, we analyzed the distribution of the cell delay through the simulation analyses under traffic load that have a nonuniform address distribution that express tile Property of traffic of the Internet. Through these analyses, we found out that we can make a cell resequencing buffer by which the cell sequence integrity is to be secured, by using a, few of ordinary memory and control logic. The cell resequencing buffer presented in this paper can be used for other multiple paths switching networks.

키워드

참고문헌

  1. H. Jonathan Chao, Kung-Li Deng, and Zhigang Jing, 'A Petabit Photonic Packet Switch (P3S),' Proc. INFOCOM 2003. Twenty-Second Annual Joint Conference of the IEEE Computer and Communications Societies, IEEE, Vol. 1, pp. 775 -785, 2003 https://doi.org/10.1109/INFCOM.2003.1208727
  2. J.-H. Park, H. Yoon, and H. Lee, 'The Deflection Self-routing Banyan Network: A Large-Scale ATM Switch using the Fully-Adaptive Self-routing and its Performance Analyses,' IEEE/ACM Trans. on Networking, Vol.7, No.4, pp. 588-604, IEEE, U.S.A., August 1999 https://doi.org/10.1109/90.793032
  3. R. Rojas-Cessa, E. Oki, and H.J. Chao, 'Concurrent Fault Detection for a Multiple-plane Packet Switch,' IEEE/ACM Transactions on Networking, Vol.11 No. 4, pp. 616-627, Aug. 2003 https://doi.org/10.1109/TNET.2003.815303
  4. R. Rooholamini and M. Garver, 'Finding the Right ATM Switch for the Market,' IEEE Comput, vol. 27, pp. 16-28, Apr. 1994 https://doi.org/10.1109/2.274995
  5. J.-H. Park, H. Yoon, and H. Lee, 'The Cyclic Banyan Network: A Fault Tolerant Multistage Interconnection Network with the Fully-Adaptive Self-routing,' Seventh IEEE Symposium on Parallel and Distributed Processing, pp. 702 -710, October 1995 https://doi.org/10.1109/SPDP.1995.530750
  6. E. Oki, R. Rojas-Cessa, and H.J. Chao, 'PCRRD: a Pipeline-based Concurrent Round-Robin Dispatching Scheme for Clos-Network Switches,' Proc. IEEE International Conference on Communications 2002, IEEE, Vol. 4, pp. 2121-2125, May 2002 https://doi.org/10.1109/ICC.2002.997222
  7. N. Moriwaki, A. Makimoto, Y. Oguri, M. Wada, and T. Kozaki, 'Large Scale ATM Switch Architecture for Tbit/s Systems,' Proc. Global Telecommunications Conference 1998, IEEE , Vol. 1, pp. 334-338 Nov. 1998 https://doi.org/10.1109/GLOCOM.1998.775751
  8. E. Oki and N. Yamanaka, 'Tandem-Crosspoint ATM Switch with Input and Output Buffers,' IEEE Communications Letters, IEEE, Vol. 2, No. 7, pp. 189-191, July 1998 https://doi.org/10.1109/4234.703908
  9. H.J. Chao, Byeong-Seog Choe, Jin-Soo Park, and N. Uzun, 'Design and Implementation of Abacus Switch: a Scalable Multicast ATM Switch,' IEEE Journal on Selected Areas in Communications, Vol. 15 No. 5, pp. 830-843, June 1997 https://doi.org/10.1109/49.594845
  10. K.S. Chan, S. Chan, K.L. Yeung, 'Design of Wide-Sense Nonblocking Multicast ATM Switches,' , Vol. 2 No. 5, pp. 146-148, May 1998 https://doi.org/10.1109/4234.673662
  11. C. Wu and T Feng, 'On a Class of Multistage Interconnections Networks,' IEEE Trans. on Comp., vol.C-29, pp. 694-702, August, 1980 https://doi.org/10.1109/TC.1980.1675651
  12. S. Gianatti and A. Pattavina, 'Performance Analysis of Shared-Buffered Banyan Networks under Arbitrary Traffic Patterns,' Proc. INFOCOM 93, pp. 943 -952, 1993 https://doi.org/10.1109/INFCOM.1993.253272