• 한국지능시스템학회논문지
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• 제11권4호
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• pp.311-314
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• 2001

최근 지능 정보 처리에 대한 연구가 여러 분야에서 활발히 진행되고 있으며, 불확실하고 복잡한 동적 환경에서도 적응할 수 있도록 그 영역을 확장해 가고 있다. 본 논문에서는 다치 논리함수의 차분의 성질을 이용하여 동적 환경에 적응할 수 있는 다치 오토마타 모델을 제시하였다. 즉, 입력 스트링을 다치 함수의 치에 사상시키고, 다치 함수의 차분의 성질을 상태의 전이에 적용시켜 동적 변화에 자율적으로 적응할 수 있도록 하였다. 따라서, 다치 오토마타는 동적으로 변화하는 환경을 모델링하는데 광범위하게 응용될 수 있을 것이다.

• 전기전자학회논문지
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• 제3권2호
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• pp.295-304
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• 1999

본 논문에서는 유한체상에서의 다치논리시스템구성을 그래프이론에 기초를 둔 결정도에 의해 구성하는 방법을 제안하였다. 제안한 방법은 먼저 다치논리 Shannon의 확장전개를 토대로 다치논리결정도를 도출하였으며, 부그래프를 적용하여 함수분할을 수행하였다. 그리고 각종 그래프의 동형관계와 정점의 재순서화를 적용하여 결정도의 변수순서선텍알고리즘과 간략화 알고리즘을 제안하였으며 이로부터 최종 다치논리시스템을 설계하는 방법을 제안하였다.

• 융합신호처리학회논문지
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• 제6권3호
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• pp.134-142
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• 2005

전류모드 CMOS 회로기반 다치 논리 회로가 최근에 구현되고 있다. 본 논문에서는 4-치 Unary 다치 논리 함수를 전류모드 CMOS 논리 회로를 사용하여 합성하였다. 전류모드 CMOS(CMCL)회로의 덧셈은 각 전류 값들이 회로비용 없이 수행될 수 있고 또한 부의 논리 값은 전류흐름을 반대로 함으로써 쉽게 구현이 가능 하다. 이러한 CMCL 회로 설계과정은 논리적으로 조합된 기본 소자들을 사용하였다. 제안된 알고리듬을 적용한 결과 트랜지스터의 숫자를 고려하는 기존의 기법보다 더욱 적은 비용으로 구현할 수 있었다. 또한 비용-테이블 기법의 대안으로써 Unary 함수에 대해서 범용 UUPC(Universal Unary Programmable Circuit) 소자를 제안하였다.

• 대한전자공학회논문지
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• 제20권5호
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• pp.1-7
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• 1983

일반적으로 다치론리는 Modulo-M의 수 체계를 기초로 한다. 이 논문에서는 다치의 치의 요소를 서로 배타적인 상태를 나타내는 기호하여 집합의 방식으로 다치 논리를 설정하고, 기호 다치 논리극교와 그 변화를 정의하였으며, 그 성질을 정리, 증명하였다. 또, 경산외 변화에 의한 기회 다치 논리극교의 MacLaurin 전개와 Taylor 전개 방법을 제안하고 증명하였다.

• 정보처리학회논문지A
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• 제14A권2호
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• pp.107-116
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• 2007

본 논문에서는 Reed-Muller 전개식에 의한 다치 논리 회로의 구성에 관한 한 가지 방법을 제시하였다. 먼저, Perfect Shuffle 기법과 Kronecker 곱에 의한 다치 논리함수의 입출력 상호연결에 대하여 논하였고, GF(4)의 가산회로와 승산회로를 이용하여 다치 Reed-Muller 전개식의 변환행렬과 역변환행렬을 실행하는 기본 셀을 설계하였다. 이 기본 셀들과 Perfect Shuffle과 Kronecker 곱에 의한 입출력 상호연결 방법을 이용하여 다치 Reed-Muller 전개식에 의한 다치 논리 회로를 구현하였다. 제시된 다치 Reed-Muller 전개식의 설계방법은 모듈구조를 기반으로 하여 행렬변환을 이용하므로 동일한 함수에 대하여 타 방법과 비교하여 간단하고 회로의 가산회로와 증산회로를 줄이는데 매우 효과적이다. 제안된 다치 논리회로의 설계방법은 회선경로 선택의 규칙성, 간단성, 배열의 모듈성과 병렬동작의 특징을 가진다.

• 한국지능시스템학회논문지
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• 제19권1호
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• pp.13-18
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• 2009

인간의 감성은 애매하고 외부로 부터의 자극에 따라 다양하게 변화한다. Plutchik은 기본적인 패턴을 8가지 행동 패턴으로 분류한 감성 모델을 제시하고, 또 순수감성의 조합으로부터 혼합 감성을 추론하였다. 본 논문에서는 다치 논리함수의 차분 성질을 이용한 다치 논리 오토마타 모델을 이용하여 Plutchik의 감성 모델을 처리할 수 있는 방법을 제안한다. 여기서 제안된 감성처리 모델은 감성 데이터 해석과 처리에 널리 활용될 수 있을 것이다.

• International Journal of Fuzzy Logic and Intelligent Systems
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• 제2권3호
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• pp.215-220
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• 2002

This paper proposes a method to apply the Backpropagation(BP) algorithm of MVL(Multi-Valued Logic) Neural Network to pattern recognition. It extracts the property of an object density about an original pattern necessary for pattern processing and makes the property of the object density mapped to MVL. In addition, because it team the pattern by using multiple valued logic, it can reduce time f3r pattern and space fer memory to a minimum. There is, however, a demerit that existed MVL cannot adapt the change of circumstance. Through changing input into MVL function, not direct input of an existed Multiple pattern, and making it each variable loam by neural network after calculating each variable into liter function. Error has been reduced and convergence speed has become fast.

• 한국지능시스템학회:학술대회논문집
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• 한국퍼지및지능시스템학회 2002년도 추계학술대회 및 정기총회
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• pp.502-505
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• 2002

본 논문은 다치(MVL:Multiple Valued Logic) 신경망의 BP(Backpropagation) 학습 알고리즘을 이용하여 패턴 인식에 이용하는 방법을 제안한다. MVL 신경망을 이용하여 패턴 인식에 이용함으로서, 네트워크에 필요한 시간 및 기억 공간을 최소화할 수 있고 환경 변화에 적응할 수 있는 가능성을 제시하였다. MVL 신경망은 다치 논리 함수를 기반으로 신경망을 구성하였으며, 입력은 리터럴 함수로 변환시키고, 출력은 MIN과 MAX 연산을 사용하여 구하였고, 학습을 하기 위해 다치 논리식의 편 미분을 사용하였다.

• 전자공학회논문지SC
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• 제39권3호
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• pp.191-200
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• 2002

본 논문에서는 다변수 다치 논리함수에 대하여 구간함수를 절단 차분 함수로 변환하는 방법을 제시하였고, 절단 차분 함수를 전류모드 CMOS에 의한 전류 미러 회로와 금지회로를 사용하여 일정한 패턴을 갖는 다치 논리회로로 구현하는 방법을 제시하였다. 또한 제시한 방법을 2변수 4치 MOD(4) 가산 진리표와 2변수 4치 유한체 GF(4)상의 승산 진리표를 실현하는 회로의 구현에 적용하였다. PSpice 시뮬레이션을 통하여 이 회로들에 대하여 동작특성을 보였다. 회로들의 시뮬레이션은 2㎛ CMOS 표준 기술을 이용하였고, 단위 전류를 15㎂로 하였으며, 전원전압은 3.3V를 사용하였다. 본 논문에서 제시한 전류모드 CMOS에 의해 구현된 회로들은 일정한 패턴, 상호연결의 규칙성을 가지며, 다치 논리함수의 변수의 확장성을 가지므로 VLSI 실현에 적합할 것으로 생각된다.

• 전자공학회논문지C
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• 제34C권12호
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• pp.43-53
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• 1997

In this paper, the optimal synthesis algorithm of multiple-valued logic circuits using universal logic modules (ULM) U$_{f}$ based on 3-variable ternary reed-muller expansions is presented. We check the degree of each varable for the coefficients of reed-muller expansions and determine the order of optimal control input variables that minimize the number of ULM U$_{f}$ modules. The order of optimal control input variables is utilized the realization of multiple-valued logic circuits to be constructed by ULM U$_{f}$ modules based on reed-muller expansions using the circuit cost matrix. This algorithm is performed only unit time in order to search for the optimal control input variables. Also, this algorithm is able to be programmed by computer and the run time on programming is O(p$^{n}$ ).