대한전자공학회논문지SD (Journal of the Institute of Electronics Engineers of Korea SD)

대한전자공학회 (The Institute of Electronics and Information Engineers)
권호 표지

디스플레이포트1.1a 표준 기반 멀티플 비디오 스트리밍 컨트롤러 설계

DisplayPort 1.1a Standard Based Multiple Video Streaming Controller Design

  • 투고 : 2011.01.24
  • 발행 : 2011.11.25
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초록

최근 디스플레이 시장이 성장하며 많은 디스플레이 장치에서 디지털 디스플레이 인터페이스를 지원하고 있는 추세다. 디스플레이포트는 차세대 디스플레이 인터페이스로서 PC, 프로젝터 및 고해상도 콘텐츠 응용 프로그램 등에 광범위하게 사용되는 연결 솔루션으로 개발이 되었으며 본 논문은 디스플레이포트 v1.1a 표준에 적합한 메인 링크의 동작을 기초로 하여 멀티플 비디오 스트리밍을 구현함으로써 디스플레이 포트의 한계점으로 지적되고 있는 Source Device와 Sink Device간의 인터페이스뿐만이 아닌 Sink Device와 Sink Device간의 인터페이스를 통해 2개 이상의 다른 이미지 데이터를 디스플레이 포트 v1.1a 표준에서 명시되어있는 4개의 Lane에서 별도의 Lane의 추가 없이 한 번에 전송함으로 2대 이상의 디스플레이 장치에 출력이 가능하도록 구현하였다. 설계된 시스템은 Verilog HDL로 설계 되었으며, 설계된 멀티플 비디오 스트리밍 IP는 Altera Audio/Video 개발 보드(Stratix II GX FPGA Chip)를 이용하여 Quartus II 소프트웨어를 이용해 합성한 결과 6,222 ALUTs와 6,686 레지스터, 999,424 비트의 메모리를 사용하였으며, 최대 동작 속도는203MHz의 성능을 확인 하였다.

Recently many display devices support the digital display interface as display market growth. DisplayPort is a next generation display interface at the PC, projector and high definition content applications in more widely used connection solution development. This paper implements multiple streams based on the behavior of the main link that is suitable for the display port v1.1a standard. The limit point of Displayport, interface between the Sink Device and Sink Device is also implemented. And two or more differential image data are enable to output the result through four Lanes stated in display port v1.1a, of two or more display devices without the addition of a separate Lane. The Multiple Video Streaming Controller is implemented with 6,222 ALUTs and 6,686 register, 999,424 of block memory bits synthesized using Quartus II at Altera Audio/Video Development board (Stratix II GX FPGA Chip).

키워드

참고문헌

  1. VESA, "VESA DisplayPort Stand version 1, Revision 1a", January 2008.
  2. J. P. Kulkarni, K. J. Kim, and K. Roy, "A 160 mV robust schmitt trigger based subthreshold SRAM", IEEE Journal of Solid-State Circuits, vol. 42, no. 10, pp. 2303-2313, October 2007. https://doi.org/10.1109/JSSC.2007.897148
  3. B. H. Calhoun and A. P. Chandrakasan, "A 256-kb 65-nm sub-threshold SRAM design for ultra-low-voltage operation", IEEE Journal of Solid-State Circuits, vol. 42, no. 3, pp. 680-688, March 2007. https://doi.org/10.1109/JSSC.2006.891726
  4. Z. Liu and V. Kursun, "Characterization of a novel nine-transistor SRAM cell", IEEE Transactions on Very Large Scale Integration Systems, vol. 16, no. 4, April 2008.
  5. L. Chang, R. K. Montoye, Y. Nakamura, K. A. Baston, R. J. Eickemeyer, R. H. Dennard, W. Haensch, and D. Jamsek, "An 8T-SRAM for variability tolerance and low-voltage operation in high-performance caches", IEEE Journal of Solid-State Circuits, vol. 43, no. 4, pp. 956-963, April 2008. https://doi.org/10.1109/JSSC.2007.917509
  6. E. Seevinck, F. J. List, and J. Lohstroh, "Static-noise margin analysis of MOS SRAM cells", IEEE Journal of Solid-State Circuits, vol. 22, no. 5, pp. 748-754, October 1987. https://doi.org/10.1109/JSSC.1987.1052809
  7. J. Wang, S. Nalam, and B. H. Calhoun, "Analyzing static and dynamic write margin for nanometer SRAMs", International Symposium on Low Power Electronics and Design, pp. 129-134, August 2008.